2026年2月，ISSCC（国际固态电路会议）的会场上，一篇来自清华大学、华为与字节跳动联合团队的论文引发了广泛关注。这篇论文首次披露了一款基于28nm工艺的混合存内计算（CiM）芯片，在推荐系统核心运算中将效率和能效提升了1到2个数量级。与此同时，国内多所高校的微电子专业已将存算一体架构的神经网络加速器电路设计与验证列为核心研究课题。
这并非偶然。当大模型的参数量从十亿级迈向万亿级，传统冯·诺依曼架构的存储墙已经成为比算力本身更致命的瓶颈。数据在处理器和内存之间搬运所消耗的时间和能量，正在让越来越多的算力资源空转。而存算一体（Compute-in-Memory, CIM）要做的，就是把计算直接搬进存储器里，让存储单元本身成为计算单元。
冯·诺依曼架构的瓶颈：为什么数据搬运比计算更贵
要理解存算一体的必要性，得先看看问题出在哪里。
传统计算机架构自1945年确立以来，存储和计算就是两个分离的模块。CPU负责运算，DRAM负责暂存数据，SSD负责持久存储。数据像流水线上的零件，在各个模块之间来回搬运。这个设计在通用计算时代运转良好，但在深度学习时代暴露出了根本性缺陷。
深度神经网络的核心运算是矩阵乘法，本质上是海量的乘累加（MAC）操作。训练一个GPT级别的大模型，需要反复读取万亿级别的权重参数，与输入数据进行运算，再把结果写回内存。在这个过程中，真正的算术运算只消耗极少的能量和时间，绝大部分开销花在数据搬运上。
有研究给出了一组对比数据：在7nm工艺下，执行一次32位浮点乘累加运算，算术操作本身仅消耗约3.7pJ能量，但从片外DRAM读取两个操作数却要消耗约640pJ——能耗差距超过170倍。这意味着你花了99%的能量在搬数据，只有1%的能量在真正做计算。
更严重的是带宽瓶颈。英伟达H100的显存带宽约为2TB/s，听起来很大，但面对动辄数百GB的模型权重，一次完整的前向推理就需要把全部权重过一遍内存总线。Transformer架构的自注意力机制进一步放大了这个问题，因为每个token都需要访问全部键值缓存。这就是为什么推理成本而非训练成本正在成为大模型商业化的核心障碍。
存算一体的三条技术路线
存算一体涵盖多种实现路径，按照存储介质和计算方式的不同，目前主流的技术路线可以分为三大类。
基于SRAM的存内计算 是目前产业界最成熟的路线。SRAM本身与CMOS逻辑工艺兼容，无需额外的特殊工艺步骤，这使得它可以直接利用现有的先进制程。其基本思路是在SRAM的位线（Bitline）上同时激活多行，利用位线充放电的自然过程完成模拟域的乘累加运算。
后摩智能是国内这条路线上的代表性企业。其自研的第二代IPU架构”天璇”采用按比特串行计算方式，将计算单元与存储单元集成在一起。2025年7月发布的第二代量产芯片”漫界M50″已经实现量产，其前代产品鸿途H30的算力达到256TOPS，功耗仅35W。不过SRAM存算一体也面临一个根本限制——SRAM的单元面积较大，存储密度远低于DRAM或新型非易失存储器，单芯片能容纳的参数量有限。
基于ReRAM/忆阻器的存内计算 走的是另一条路。忆阻器是一种阻变存储器件，通过改变电阻值来存储信息，同时具备非易失性。在交叉阵列结构中，输入信号以电压形式加载到字线，权重以电导形式存储在每个交叉点，输出电流在位线上自然累加——欧姆定律和基尔霍夫定律在这里直接变成了矩阵乘法器。
华中科技大学集成电路学院缪向水、王兴晟团队在2025年基于180nm CMOS工艺完成了一款忆阻器存算一体PE电路设计。该芯片在CNN算法测试中识别精度达到97%，与软件实现相当，而CIM单元利用率高达99.93%。亿铸科技则走的是全数字化ReRAM路线，避免了模拟计算的噪声和精度问题，2023年成功流片验证，预计2026年推出量产AI算力卡。
基于DRAM的存内处理（PIM） 则是存储巨头们的主场。三星的HBM-PIM和海力士的AiM都是在DRAM芯片内部集成计算逻辑，利用DRAM本身的高密度存储能力。这类方案适合需要大容量存储的场景，如大模型推理中的键值缓存。但其本质仍是存算接近而非存算融合，计算逻辑与存储阵列的耦合程度不如SRAM或ReRAM方案深。
从技术演进趋势看，模拟存算一体在能效比上具有数量级优势，适合边缘AI、可穿戴设备等对功耗极度敏感的场景；数字存算一体则在精度和软件兼容性上更有优势，更适合数据中心和云端推理。2025年全球存算一体市场规模已超过80亿美元，预计到2030年将以超过45%的年均增速扩张。
神经网络加速器电路设计的核心挑战
将存算一体架构落实到具体的神经网络加速器芯片设计中，工程师需要面对三个层面的挑战。
电路层面的精度与噪声控制 是最直接的难题。模拟域的存内计算利用存储单元的物理特性直接完成运算，但任何工艺偏差、温度漂移、电源噪声都会直接转化为计算误差。忆阻器的电导值在连续读写过程中会发生漂移，SRAM的位线电容匹配精度影响乘累加的线性度。这要求电路设计团队在阵列架构、信号调理电路、校准算法三个层面协同优化。
华中科技大学团队的解决方案是位融合（Bit Fusion）方法，通过软硬件协同设计，在降低ADC功耗的同时将识别精度损失控制在3%以内。对于需要高精度推理的场景（如科学计算辅助的AI模型），则需要采用数字存算一体方案，以牺牲部分能效为代价换取计算可靠性。
架构层面的数据流调度 决定了硬件利用率的上限。神经网络的不同层具有截然不同的计算模式——卷积层是规则的多通道二维卷积，全连接层是大矩阵乘法，注意力层则涉及稀疏的键值查询。存算一体阵列的大小是固定的，如何将不同形状的计算任务高效映射到固定硬件上，需要专门的数据流调度算法。
清华-华为-字节联合团队在ISSCC 2026上发表的论文，其核心价值之一就是解决了推荐系统中嵌入层查找与后续矩阵运算的融合问题。推荐系统的嵌入表往往占据数十GB甚至上百GB空间，远大于单芯片的存储容量，因此需要分层存储和流水线调度的精密配合。
验证环节的功能覆盖率 是流片前的最后一道关卡。存算一体芯片的验证复杂度远超传统数字芯片——除了功能验证，还需要验证模拟计算精度、工艺角（Process Corner）漂移、温度电压敏感性等模拟特性。一次完整的后仿验证可能涉及数百万个测试向量，覆盖从-40°C到125°C的温度范围、±10%的电压波动范围、以及多种工艺偏差组合。
仿真验证：为什么需要工作站级别的算力
存算一体芯片的验证流程大致分为三个阶段：RTL功能验证、门级网表仿真、版图后仿（Post-Layout Simulation）。每个阶段对计算资源的需求都在指数级增长。
RTL验证阶段，设计团队使用SystemVerilog或Chisel描述存算阵列的控制逻辑、数据通路和接口协议。这个阶段的仿真主要在数字域进行，依赖EDA工具（如Cadence Xcelium、Synopsys VCS）的事件驱动仿真引擎。对于包含数百万个存算单元的阵列，即使是RTL级的行为仿真，单次回归测试也可能需要数小时到数天。更关键的是，存算一体架构通常需要与数字控制逻辑紧密协同，这意味着验证环境需要同时处理数字事件和模拟信号的混合仿真。
门级网表仿真阶段，综合工具将RTL映射到目标工艺库的标准单元和存储器宏单元。此时仿真速度比RTL级慢一个数量级，但精度更高。对于存算一体芯片，这个阶段需要特别关注存储器宏单元的时序特性——存算阵列的读写周期、预充电时间、位线建立时间等参数直接影响系统的最高工作频率。
版图后仿真是计算资源消耗最大的阶段。物理设计完成后，工具需要提取版图中每一条金属走线的寄生电阻和电容，再基于这些寄生参数进行SPICE级电路仿真。对于28nm或更先进工艺的芯片，一个中等规模的存算阵列可能包含数十万个晶体管，版图后仿的网表规模可达数千万个节点。单次瞬态仿真（Transient Simulation）在常规工作站上可能需要运行数天甚至数周。
如果还要进行蒙特卡洛（Monte Carlo）分析——对工艺偏差进行数百到数千次随机采样仿真——总计算量会进一步膨胀两到三个数量级。这意味着，没有足够强劲的计算平台，设计团队的验证周期将以月为单位延长，直接推高研发成本和流片风险。
软件工具链的需求同样不容忽视。Synopsys的Custom Compiler用于存算阵列的定制电路设计，Cadence的Spectre用于模拟电路仿真，Ansys的RedHawk用于电源完整性分析，Calibre用于物理验证——这些工具在大型设计上对内存和CPU的消耗都极为可观。一个典型的后仿环境可能占用数十GB内存，而多核并行仿真可以将CPU负载拉满。
算力工作站配置推荐
存算一体芯片的设计验证横跨数字逻辑、模拟电路、物理版图三个领域，对工作站的需求呈现出高频CPU、大容量内存、高速存储与可选GPU加速的组合特征。以下按四级性能梯度给出配置建议，全部选自UltraLAB产品目录与基准报价表中的在售型号，参数照搬原文。
方案A——入门款：数字前端设计与RTL验证
- 适用场景：RTL编码、功能仿真、小规模模块验证、学术论文级原型设计
- 推荐机型：A350 156128-MCA
- CPU：Intel Core Ultra 9 285K，24核（8性能核全核5.6GHz / 16能效核全核3.8GHz）+ 水冷
- GPU：Quadro T400
- 内存：128GB DDR5
- 存储：4TB NVMe Gen5（14GB/s读取速度）
推荐理由：Ultra 9 285K的单核睿频可达5.6GHz，对EDA工具的响应速度和编译效率有直接增益。128GB内存足以支撑中等规模设计的RTL仿真和多工具并行。入门定位，适合学生团队或课题起步阶段。
方案B——进阶款：混合仿真与模块级后仿
- 适用场景：门级网表仿真、模拟/数字混合信号仿真、中小型存算阵列的SPICE仿真
- 推荐机型：GR450P 150128-MCX
- CPU：AMD锐龙TRpro 7975WX，32核，全核5.0GHz + 水冷
- GPU：RTX 5080 16GB
- 内存：128GB DDR5
- 存储：4TB NVMe SSD
推荐理由：32核Zen架构处理器在多线程仿真任务中表现强劲，5.0GHz的全核频率兼顾了单核EDA工具的响应。RTX 5080可用于AI辅助的电路优化和模型训练。128GB内存可支撑百万门级设计的门级仿真。
方案C——专家款：全芯片级后仿与蒙特卡洛分析
- 适用场景：大规模存算阵列的版图后仿、蒙特卡洛统计分析、多角多模仿真
- 推荐机型：AE450 144192-MCB
- CPU：AMD霄龙9375F，32核，全核4.4GHz + 水冷
- GPU：RTX A1000
- 内存：192GB DDR5
- 存储：4TB NVMe SSD
推荐理由：192GB DDR5内存是大型后仿的关键——千万节点级SPICE网表在加载时需要占用大量内存。霄龙9375F的32核心可并行处理多个工艺角的仿真任务，显著缩短验证周期。产品目录中明确标注其适用于芯片设计与仿真。
方案D——团队级：多项目并行与私有云仿真平台
- 适用场景：多芯片项目并行、团队共享仿真资源、AI辅助EDA工具链部署
- 推荐机型：GX660M 227512-MC4E
- CPU：2×Intel Xeon金牌6530，64核（2.7~4GHz）
- GPU：4×RTX Pro 5000 72GB + 水冷
- 内存：512GB DDR5
- 存储：4TB NVMe + 20TB SATA
推荐理由：双路Xeon提供64个物理核心和512GB海量内存，足以同时加载多个大型后仿项目。四块RTX Pro 5000共288GB显存，可部署大语言模型辅助的电路设计优化和代码生成。20TB SATA用于存储历史版本的版图数据和仿真结果。产品目录定位”高精度仿真计算（CST电磁仿真、结构显式、流体仿真）”，其异构计算能力同样适用于存算一体芯片的多物理场耦合分析。
结语
存算一体是对冯·诺依曼架构七十年来根基的反思。当存储单元本身学会了计算，数据搬运的能耗从主导项变成了可以忽略的余项，这本身就是一场范式转移。
从ISSCC 2026上28nm混合CiM芯片的惊艳亮相，到后摩智能漫界M50的量产落地，再到华中科技大学180nm忆阻器芯片的97%识别精度——这些成果共同勾勒出一个清晰的产业图景：存算一体正在从学术概念走向工程现实。而支撑这一转变的，不仅是晶圆厂里的工艺创新，还有每一个设计团队工作站屏幕上的仿真波形。流片前的千万次验证，最终都会汇聚成第一颗芯片点亮时的那行PASS。
参考资料
- ISSCC 2026 清华-华为-字节跳动混合CiM芯片报道：https://cdnh5.laohucaijing.com/kjj_lh/article.html?type=2&scartype=2&newid=161083&productId=1175
- 后摩智能漫界M50量产信息（36氪）：https://m.36kr.com/p/3756584323875591
- 华中科技大学缪向水、王兴晟团队忆阻器存算一体芯片研究（武汉市科技创新局）：https://kjj.wuhan.gov.cn/xwzx_8/kjspxw/202505/t20250512_2579525.html
如果您有任何配置疑问欢迎加微信沟通~
微信号：maxftxwx
